Návrh hardwaru a implementace pravého řazení
Implementace Verilog HDL obsahuje dvě verze: 8bitovou základní verzi a 32bitovou rozšířenou verzi.
Základní verze používá k implementaci pevného výběru režimu řazení příkaz case.
Vylepšená verze přidává port pro ovládání dynamického řazení a zvládá aritmetické posuny doprava prostřednictvím obvodu generování znaménkového bitu.
Návrh kombinační logiky eliminuje potřebu posuvných registrů a přímo překonfiguruje bitový vzor prostřednictvím datového selektoru.
Ověření na{0}}úrovni desky využívá vývojové prostředí Quartus II s funkčními průběhy testovanými na vývojové desce Altera DE2.
Prvky systémové integrace
Návrh modelu stroje vyžaduje rozšíření instrukční sady pro podporu směnných operací. Typické kódování instrukcí zahrnuje 4bitové pole pro volbu režimu. Mezi hlavní problémy, které je třeba řešit během integrace systému, patří:
Časové sladění řídicích signálů s provozními cykly ALU
Mechanismus řešení konfliktů pro příznaky stavového registru
Návrh datového bypassu v instrukčním potrubí. V architektuře počítačového systému se tato komponenta programátorovi jeví jako transparentní hardwarová funkce, přičemž detaily implementace jsou řešeny na úrovni mikroarchitektury.
